Fault Collapsing and Test Generation for a Circuit
| Název česky | Fatální poruchy a generování testů pro číslicové obvody |
|---|---|
| Autoři | |
| Rok publikování | 2013 |
| Druh | Článek ve sborníku |
| Konference | Deterioration, Dependability, Diagnostics 2013 |
| Fakulta / Pracoviště MU | |
| Citace | |
| Obor | Informatika |
| Klíčová slova | fault list generation; test vector generation; fault paths |
| Přiložené soubory | |
| Popis | V článku je popsána nově navržená metoda paralelního generování kompletního seznamu poruch číslicových obvodů a generování jim odpovídajících testovacích vektorů na úrovni hradel číslicových obvodů. Tato metoda jednak umožňuje nacházet zjevné poruchy (na výstupu se projevující poruchy číslicového obvodu) na základě cesty jejich šíření na výstup obvodu a dále paralelně s tím nacházet testovací vektor (nebo vektory) příslušející každé poruše. Klasické metody detekce zjevných poruch a následného generování testovacích vektorů vyžadují značné kapacity (časové, výpočetního výkonu aj.). V článku popsaná metoda současného řešení obou dílčích úloh snižuje náklady na sestavení komplexních testů číslicových obvodů. |
| Související projekty: |